廣州強智（準職教育）單片機培訓(xùn)
FPGA培訓(xùn)班(CPLD培訓(xùn))
課程背景：
本培訓(xùn)課程主要幫助學(xué)員進行 CPLD/FPGA 的系統(tǒng)學(xué)習(xí)，以工程實踐為例，深入探討目前業(yè)界*、*的器件，講授業(yè)界*秀的集成環(huán)境，最簡潔的開發(fā)流程，和業(yè)界*的軟處理技術(shù)。每次課程都配有相關(guān)實驗，實驗可以在ALTERA和XILINX兩個公司的FPGA硬件平臺上進行，培訓(xùn)學(xué)員可以根據(jù)自身情況選擇開發(fā)環(huán)境。通過實驗，學(xué)員可以更好的理解消化課堂知識，工程實踐水平會得到迅速提高
教學(xué)重點：
重點講述如何用VERILOG HDL硬件描述語言，在ALTERA的集成開發(fā)環(huán)境QUARTUSⅡ下，以合理的邏輯資源描述出一個健壯性強的硬件電路。本課程通過理論與多個實驗的結(jié)合，讓學(xué)員能夠充分理解與掌握CPLD/FPGA在實際工作中的應(yīng)用。
主要培訓(xùn)對象：
FPGA系統(tǒng)的軟件和硬件開發(fā)工程師，電子類專業(yè)的*生和研究生 、電子硬件工程師等
培訓(xùn)目標(biāo)：
培養(yǎng)學(xué)員熟練掌握和使用基于CPLD/FPGA的數(shù)字系統(tǒng)開發(fā)工具、開發(fā)流程（ALTERA和XILINX可選），能夠獨立解決開發(fā)中常見問題，能夠自主進行成熟的基于CPLD/FPGA的數(shù)字系統(tǒng)設(shè)計。
課程介紹：
課程進度安排 （注:可根據(jù)學(xué)員需要，針對性設(shè)計課程，以便在實際工作應(yīng)用）
收 費 標(biāo) 準
晚班+周日/雙休(70課時) 2980元/人 企業(yè)內(nèi)訓(xùn)(10天) 3600元/天
課 程 大 綱
課 程 內(nèi) 容
EDA技術(shù)簡介以及CPLD/FPGA 基礎(chǔ)知識，QuartusII軟件入門
*天
CPLD/FPGA技術(shù)的發(fā)展歷史階段和代表技術(shù)
CPLD/FPGA 技術(shù)概念和發(fā)展現(xiàn)狀
單片機，CPLD/FPGA，DSP的區(qū)別
與CPLD/FPGA設(shè)計相關(guān)數(shù)字電路基礎(chǔ)知識復(fù)習(xí)
cpld/fpga設(shè)計中幾個基本概念
使用quartusⅡ5.1設(shè)計數(shù)字電路的基本流程
CPLD/FPGA 典型應(yīng)用領(lǐng)域一：替代傳統(tǒng)數(shù)字電路
CPLD/FPGA 典型應(yīng)用領(lǐng)域二：接口控制器
CPLD/FPGA 典型應(yīng)用領(lǐng)域三：數(shù)字信號處理
上機實踐(可編程邏輯器件集成開發(fā)環(huán)境quartusⅡ5.1軟件使用實驗)
第二天
FPGA 的設(shè)計流程和設(shè)計方法簡介,包括原理圖、波形圖、狀態(tài)轉(zhuǎn)換圖及各種硬件描述語言簡介
CPLD與FPGA的區(qū)別和各自的應(yīng)用領(lǐng)域
ALTERA公司FPGA的特點以及當(dāng)前流行的FPGA產(chǎn)品介紹
單點流水燈VERILOG HDL設(shè)計代碼講解
單片機通過CPLD擴展外部IO口設(shè)計講解
上機實踐（單點流水燈實驗）
第三天
CPLD/FPGA 的下載及內(nèi)部測試的配置與方法
幾種硬件描述語言的比較
Cpld/fpga數(shù)字電路設(shè)計經(jīng)驗
FPGA設(shè)計規(guī)范
詳細介紹QuartusII軟件環(huán)境和使用方法
上機實踐（多點流水燈實驗）
第四天
硬件描述語言(Verilog HDL / VHDL)基本語法和實踐
VHDL 和Verilog HDL的各自特點和應(yīng)用范圍
Verilog HDL的抽象級別
Verilog HDL的幾個基本概念
Verilog HDL基本結(jié)構(gòu)語言要素與語法規(guī)則
如果設(shè)計可靠的組合邏輯電路以避免毛刺的產(chǎn)生
ALTERA公司芯片如何處理內(nèi)部三態(tài)電路
典型的Verilog HDL代碼分析 1
典型的Verilog HDL代碼分析 2
上機實踐（用原理圖設(shè)計按鍵開關(guān)燈實驗）
第五天
Verilog HDL 里面的Reg 和 Wire類型定義的用法和區(qū)別
Verilog HDL 里面的阻塞和非阻塞賦值的用法和區(qū)別
Verilog HDL 和C語言的聯(lián)系和區(qū)別
Verilog HDL 里面的系統(tǒng)任務(wù)和函數(shù)的調(diào)用方法
Verilog HDL 里面最常用的兩個語句IF和CASE的使用方法和注意事項
Verilog HDL組合邏輯語句結(jié)構(gòu)和設(shè)計要點
Verilog HDL時序邏輯語句結(jié)構(gòu)和設(shè)計要點
Verilog HDL 程序設(shè)計中需要注意的問題
典型電路設(shè)計實例,如雙向電路及三態(tài)控制電路設(shè)計
上機實踐（用原理圖設(shè)計時鐘實驗）
第六天
FPGA設(shè)計進階及工程設(shè)計中應(yīng)該注意的問題
設(shè)計輸入方法（原理圖,波形圖,狀態(tài)轉(zhuǎn)換圖 ,HDL 語言, EDIF , LPM ,IP Core）
Verilog HDL 里面的任務(wù)（TASK） 和函數(shù)（FUNCTIONG）的聯(lián)系和區(qū)別
有限狀態(tài)機的設(shè)計原理及其代碼風(fēng)格
Verilog HDL 里面可綜合的代碼風(fēng)格
上機實踐（用verilog HDL語言設(shè)計時鐘實驗）
第七天
邏輯綜合的原則，可綜合的代碼設(shè)計風(fēng)格，設(shè)計優(yōu)化和設(shè)計方法如：速度優(yōu)化與面積優(yōu)化
功能仿真與時序仿真的區(qū)別和適用條件
結(jié)構(gòu)綜合和布局布線約束規(guī)則
綜合報告的查看技巧
LogicLock（邏輯鎖定）技術(shù)
Signaltap在線邏輯分析儀調(diào)試技術(shù)
HDL代碼設(shè)計的仿真和調(diào)試技巧
FPGA硬件系統(tǒng)設(shè)計注意事項
12位串行輸入D/A轉(zhuǎn)換器DAC7513設(shè)計實例
上機實踐(12位D/A轉(zhuǎn)換器DAC7513實驗)
第八天
FPGA工程設(shè)計實例和可編程邏輯設(shè)計指導(dǎo)原則以及FPGA最小系統(tǒng)設(shè)計方法
16位串行輸入D/A轉(zhuǎn)換器DAC7734設(shè)計實例
C51單片機與FPGA并行通信設(shè)計實例。
可編程邏輯設(shè)計指導(dǎo)原則
FPGA最小系統(tǒng)概念以及硬件系統(tǒng)的構(gòu)成,包括:FPGA主芯片電路設(shè)計，JTAG 下載與調(diào)試接口,異步SRAM存儲器接口電路設(shè)計，F(xiàn)LASH存儲器接口電路設(shè)計，其他外圍電路設(shè)計，電源，時鐘和復(fù)位電路設(shè)計
FPGA最小系統(tǒng)的調(diào)試方法和技巧
利用最小系統(tǒng)構(gòu)建復(fù)雜系統(tǒng)的方法
上機實踐(單片機與FPGA并行通信實驗)
課程咨詢電話：020-38288175、020-38288137
